一步成高手：终极图解内存（下篇）

日期：2007年8月17日作者：查看:[大字体中字体小字体]

DDR-Ⅱ、DDR与SDRAM的操作时钟比较

所以，当预取容量超过接口一次DDR的传输量时，内部时钟必须降低（除非数据传输不是DDR方式，而是一个时钟周期4次）。如果内部时钟也达到200MHz，那外部时钟也要达到400MHz，这会使成本有大幅度提高。因此，DDR-Ⅱ虽然实现了4-bit预取，但在实际效能上，与DDR是一样的。在上面那幅比较图中，可以看出厂商们的一种误导，它虽然表示出在相同的核心频率下，DDR-Ⅱ达到了两倍于DDR的的带宽，但前提是DDR-Ⅱ的外部时钟频率也是DDR和SDRAM的两倍。在DDR的时钟频率已经达到166/200MHz的今天，再用100MHz去比较，显然意义不大。这点也请大家们注意识别，上图更多的是说明DDR-Ⅱ内外时钟的差异。毕竟内部时钟由外部决定，所以外部时钟才是比较的根本基准。

总之，现在大家要明确认识，在外部时钟频率相同的情况下，DDR-Ⅱ与DDR的带宽一样。

二、 DDR-Ⅱ的新操作与新时序设计

1、片外驱动调校（OCD，Off-Chip Driver）

DDR-Ⅱ内存在开机时也会有初始化过程，同时在EMRS中加入了新设置选项，由于大同小异，在此就不多说了。在EMRS阶段，DDR-Ⅱ加入了可选的OCD功能。OCD的主要用意在于调整I/O接口端的电压，来补偿上拉与下拉电阻值。目的是让DQS与DQ数据信号之间的偏差降低到最小。调校期间，分别测试DQS高电平/DQ高电平，与DQS低电平/DQ高电平时的同步情况，如果不满足要求，则通过设定突发长度的地址线来传送上拉/下拉电阻等级（加一档或减一档），直到测试合格才退出OCD操作。

OCD的作用在于调整DQS与DQ之间的同步，以确保信号的完整与可靠性

不过，据一些厂商的技术人员介绍，一般情况下有DQS#（差分DQS时）就基本可以保证同步的准确性，而且OCD的调整对其他操作也有一定影响，因此在普通台式机上不需要用OCD功能，它一般只会出现在高端产品中，如对数据完整性非常敏感的服务器等。

2、片内终结（ODT，On-Die Termination）

所谓的终结，就是让信号被电路的终端被吸收掉，而不会在电路上形成反射，造成对后面信号的影响。在DDR时代，控制与数据信号的终结在主板上完成，每块DDR主板在DIMM槽的旁边都会有一个终结电压岛的设计，它主要由一排终结电阻构成。长期以来，这个电压岛一直是DDR主板设计上的一个难点。而ODT的出现，则将这个难点消灭了。

顾名思义，ODT就是将终结电阻移植到了芯片内部，主板上不在有终结电路。ODT的功能与禁止由北桥芯片控制，ODT所终结的信号包括DQS、RDQS（为8bit位宽芯片增设的专用DQS读取信号，主要用来简化一个模组中同时使用4与8bit位宽芯片时的控制设计）、DQ、DM等。需要不需要该芯片进行终结由北桥控制。
那么具体的终结操作如果实现呢？首先要确定系统中有几条模组，并因此来决定终结的等效电阻值，有150和75Ω两档，这一切由北桥在开机进行EMRS时进行设置。

在向内存写入时，如果只有一条DIMM，那么这条DIMM就自己进行终结，终结电阻等效为150Ω。如果为两条DIMM，一条工作时，另一条负责终结，但等效电阻为75Ω
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